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先端半導体パッケージングの材料とプロセス 2025-2035年:技術、プレーヤー、予測


Materials and Processing for Advanced Semiconductor Packaging 2025-2035: Technologies, Players, Forecasts

半導体パッケージング技術の進化に伴い、2.5Dや3D Cu-to-Cuハイブリッドボンディングのような高度な手法が、より高い性能と電力効率を達成するために不可欠となっている。しかし、顧客の要求を満たしながら、... もっと見る

 

 

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IDTechEx
アイディーテックエックス
2024年10月23日 US$7,000
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サマリー

半導体パッケージング技術の進化に伴い、2.5Dや3D Cu-to-Cuハイブリッドボンディングのような高度な手法が、より高い性能と電力効率を達成するために不可欠となっている。しかし、顧客の要求を満たしながら、高い性能と歩留まり基準を満たすためにこれらの技術を製造することは複雑な課題である。課題には、適切な材料の開発やパッケージング製造技術の革新が含まれる。IDTechExのレポート「先端半導体パッケージング向け材料とプロセス 2025-2035年」は、技術、プレーヤー、予測を掲載している: 技術、プレーヤー、予測」は、これらの課題に対する深い洞察を提供している。IDTechExの専門知識を活用し、本レポートでは2.5Dパッケージング材料とプロセスフローの主要動向、および3Dパッケージングのための革新的なCu-to-Cuハイブリッドボンディング技術について調査している。さらに、本レポートでは有機誘電体アドバンスト半導体パッケージモジュールの10年間の市場予測を行い、単位と面積の予測を網羅し、業界関係者に貴重な先見性を提供しています。
 
出典 先端半導体パッケージングの材料とプロセス2025-2035年: 技術、プレーヤー、予測
 
2.5Dインターポーザ材料:
2.5Dパッケージングでは、さまざまなチップレットがインターポーザーを介して水平方向に相互接続され、主にシリコン(Si)、有機、ガラスの3つの材料が検討されている。シリコンインターポーザは、微細配線に対応できることから、ハイパフォーマンス・コンピューティング(HPC)の業界標準となっていますが、コストが高く、パッケージ面積に制限があることが課題となっています。これらを軽減するために、局所的なSiブリッジがソリューションとして浮上しています。有機インターポーザは、特にFOPLP(Fan-Out Panel Level Packaging)により、費用対効果の高い代替案を提供し、面積利用率を高め、コストを最大60%削減します。しかし、シリコンのような微細配線は依然として困難である。調整可能な熱膨張係数(CTE)と高い寸法安定性を持つガラスインターポーザも、パネルレベルパッケージングとコスト削減をサポートします。しかし、その将来性にもかかわらず、ガラス・インターポーザーの生産はまだ成熟しておらず、大規模な採用には限界があります。エコシステムの進化に伴い、性能とコストのバランスを重視した2.5Dパッケージングにおいて、各材料はそれぞれの強みと課題をもたらしている。
 
インターポーザー用材料のベンチマーク。(詳細は購入済みレポートに記載)。出典 先端半導体パッケージングの材料とプロセス 2025-2035: 技術、プレーヤー、予測
 
一般に、2.5次元半導体パッケージのインターポーザー用次世代材料を選択する際には、誘電率(Dk)、破断までの伸び、熱膨張係数(CTE)、ヤング率、吸湿率の5つの重要な基準が不可欠である。低いDkは、キャパシタンスを低減し、より高いデータ・レートを可能にし、シグナル・インテグリティを向上させるために極めて重要である。破断までの伸びは、材料が製造中の機械的ストレスに耐えることを保証します。誘電体の CTE を銅層に合わせることで、パッケージの信頼性が向上します。一方、ヤング率も重要な要素です。ヤング率が低いとマイクロビアへのストレスが最小化され、これは5 µm以下のビアを持つ高度な設計に不可欠ですが、高ければパッケージの安定性が向上します。したがって、これらの相反する要件の適切なバランスを見つけることは、高度なパッケージングに不可欠である。最後に、過度の湿気は剥離を引き起こし、機械的性能と電気的性能の両方を低下させるため、低吸湿性は長期信頼性にとって重要です。これらのパラメーターのバランスをとることは、次世代インターポーザー材料の帯域幅と電力効率を最適化するために不可欠である。
 
Cu-Cuハイブリッドボンディング製造:
ウェーハ・ツー・ウェーハ(W2W)とダイ・ツー・ウェーハ(D2W)のハイブリッド接合は、3Dハイブリッド接合の2つの主要なアプローチであり、それぞれに異なる利点と課題があります。より確立されたプロセスであるW2Wボンディングは、2枚の完全なウェーハを通常1回の均一な工程で接合します。このアプローチは、表面積が一定であるため、アライメントと接合が比較的容易であるという利点がある。ウェーハが常に丸い形状を保つため、このプロセスは高スループットに最適化でき、大規模生産に適している。しかし、W2Wボンディングは、異なるチップサイズに対応する柔軟性に欠け、同一のウェーハをボンディングする必要性によって制限される。
 
一方、D2Wハイブリッドボンディングはより複雑で、異なるサイズの高性能ダイを扱う際のW2Wの限界に対処するものです。D2Wでは、ウェーハ全体をボンディングするのではなく、個々のダイをターゲットウェーハ上に正確にボンディングするため、異なるサイズや種類のダイを単一パッケージに統合することができます。この柔軟性により、D2Wボンディングはチップレット統合のような高度なパッケージング技術に理想的であり、メーカーは異なる機能を持つダイを混ぜて組み合わせることができます。しかし、D2Wには製造上の大きな課題がある。D2Wでは、超清浄でパーティクルのない表面と正確なアライメントが要求されます。汚染やミスアライメントがあれば欠陥につながり、接合品質が著しく損なわれるからです。
 
さらに、D2Wボンディングでは、ダイのアスペクト比が複雑になります。アスペクト比が高いダイでは、片側接着の問題が発生する可能性があり、接着フロントが片側から始まるため、スケーリング効果が生じる可能性がある。ダイシング時にフレキシブルな有機キャリアや接着剤を使用すると、さらにプロセスが複雑になる。さらに、D2W接合は待ち時間の影響を受けやすく、接合前に表面品質が劣化する可能性がある。
 
このような課題にもかかわらず、D2W接合の柔軟性と精度は、高性能アプリケーションにとってますます重要になってきている。
 
Cu-Cuハイブリッド接合の3つの方法。出典 Advanced Semiconductor Packaging 2025-2035 の材料とプロセス: 技術、プレーヤー、予測
 
本レポートの内容
IDTechExの「 先端半導体パッケージングの材料とプロセス 2025-2035年: Technologies, Players, Forecasts" レポートは4つの主要パートに分かれており、先端半導体パッケージングを理解するための構造的アプローチを提供しています。第1部では、先端半導体パッケージングの技術、開発動向、主要アプリケーション、エコシステムを包括的に紹介し、読者に確かな概要知識を提供する。第2部では、2.5Dパッケージングプロセスに焦点を当て、RDLとMicroviaの誘電体材料、RDL製造技術、EMCとMUFの材料選択などの重要な側面を掘り下げています。このパート内の各サブセクションでは、プロセスフロー、技術ベンチマーク、プレーヤー評価、将来動向について詳細な分析を行い、読者に包括的な洞察を提供している。
 
本レポートは、2.5Dパッケージの議論にとどまらず、3Dダイスタッキングのための革新的なCu-Cuハイブリッドボンディング技術に焦点を当てた第3部へと続く。このセクションでは、製造プロセスに関する貴重な洞察を提供し、最適な結果を得るための材料選択に関するガイダンスを提供している。また、有機および無機誘電体を用いたCu-Cuハイブリッド接合の成功事例も紹介しています。さらに、本レポートは最終章で有機誘電体アドバンスト半導体パッケージモジュールの10年間の市場予測を掲載しています。この予測は単位と面積の指標を包含しており、今後10年間の予想される市場成長と動向について有意義な展望を業界に提供します。
 
主要な側面
本レポートは、先端半導体パッケージングで使用される材料と加工技術に関する貴重な洞察を提供し、このテーマに関する情報に基づいた視点を求める業界専門家に対応します。
 
材料と加工に関する技術動向
本レポートは、急速に成長する先端半導体パッケージングの分野を読者に紹介することから始まり、その後の各章のための強固な基礎を築きます。これらの章では、先端半導体パッケージングの重要な技術を詳細に掘り下げている。
 
次の章では、先端半導体パッケージにおける性能評価の重要性を強調している。この章では、製造プロセスと材料がパッケージングの全体的な効果に直接どのような影響を与えるかを探求する。この章では、特に2.5Dパッケージングプロセスフローを検証し、再配線層(RDL)とマイクロビア用の誘電体材料(Siやガラスなどの無機材料と有機材料の両方)、RDL製造技術、エポキシモールドコンパウンド(EMC)とモールドアンダーフィル(MUF)用の材料の選択など、重要な材料と技術に焦点を当てます。本章の各サブセクションでは、製造プロセスの流れ、技術ベンチマーク、プレーヤーの評価、将来の技術動向について包括的に分析しています。
 
2.5Dパッケージングから移行し、続く章では3Dダイスタッキングのための先駆的なCu-Cuハイブリッドボンディング技術に焦点を当てている。この章では、Cu-Cuハイブリッド接合の製造プロセスと接合装置に関する貴重な洞察を提供し、最適な結果を得るための材料選択の指針を示します。さらに、この章では、有機および無機誘電体を用いたCu-Cuハイブリッド接合の成功例を紹介する魅力的なケーススタディを掲載しています。
 
市場予測
本レポートでは、有機誘電体アドバンスト半導体パッケージングモジュールの10年間の市場予測を行い、単位と面積の両指標の予測を示しています。今後10年間に予想される市場の成長と動向についての洞察を提供します。
 
この包括的なレポートは、先端半導体パッケージングの最新の進歩や動向について情報を得たい業界専門家にとって不可欠な資料です。


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目次

1. 要旨 1.1. 報告書の範囲 1.2. 1Dから3D半導体パッケージングへ 1.3. 半導体パッケージング-技術の概要 1.4. なぜ今、最先端半導体パッケージなのか? 1.5. 半導体パッケージにおける相互接続技術の概要 1.6. 2.5Dパッケージ-高密度ファンアウトパッケージ 1.7. FOPLPとFOWLPの違い - 1.8. FOPLPとFOWLPの違い - 2 1.9. FOPLPの課題の概要 1.10. ファンアウト包装の主な傾向 1.11. 電子相互接続用材料を選択する際に考慮すべき主な要因 1.12. 次世代2.5Dファンアウトパッケージング用有機RDL材料の主要パラメータ 1.13. RDL用有機誘電体のベンチマーク 1.14. 有機 RDL の業界プレーヤー 1.15. 現在の高性能パッケージにおける高分子誘電体材料の比較 1.16. インターポーザー用材料のベンチマーク 1.17. インターポーザー材料サプライヤーの状況 1.18. RDL 形成技術のベンチマーク 1.19. 異なる RDL 形成技術による RDL L/S 範囲の概要(1) 1.20. マイクロビア形成技術の違いによるビア径範囲の概要(1) 1.21. マイクロビア形成技術の違いによるビア径範囲の概観(2) 1.22. 高密度 RDL パッケージにおけるリソグラフィの課題 1.23. EMC材料の主要パラメータ 1.24. バンプ形成技術の進化 1.25. マイクロバンプ(μバンプ)とバンプレス Cu-Cu ハイブリッドボンディング 1.26. ハイブリッド接合を利用したデバイスの概要 1.27. Cu-Cuハイブリッド接合の3つの方法 1.28. 3Dハイブリッド接合の品質に影響を与える製造要因の概要 1.29. ベンチマーク:W2W vs ダイレクトD2W 1.30. ベンチマーク:W2W vs ダイレクトD2W _ 続き 1.31. ベンチマーク:コレクティブD2WまたはダイレクトD2W 1.32. D2W接合の表面処理手順の概要 1.33. 3Dハイブリッド接合のための低アニール温度への需要の高まり 1.34. ハイブリッド・ボンディング・プロセスの選択肢 - 現在のボンディング・ツールで利用可能な性能 1.35. 統合型ハイブリッド接合ツール 1.36. 誘電体材料の選択によって影響を受けるハイブリッドボンディングの主な要因 1.37. 無機誘電体と有機誘電体の比較:概要 1.38. Cu-Cuハイブリッド接合のための各種誘電体材料の技術ベンチマーク 1.39. 無機誘電体Cu-Cuハイブリッド接合の主なプロセスノウハウ 1.40. ハイブリッド接合のベンチマーキングに向けたポリマー事例の比較 1.41. ハイブリッド接合研究のための高分子誘電体の主なまとめ 1.42. 予測有機誘電体先端半導体パッケージモジュール面積(単位およびmm2) 2. 先端半導体パッケージの紹介 2.1. 先端半導体パッケージの概要 2.2. 先端半導体パッケージングの台頭と課題 2.3. 1次元半導体パッケージから3次元半導体パッケージへ 2.4. 半導体パッケージング-技術概要 2.5. 先端半導体パッケージにおける相互接続技術の概要 2.6. ファンアウトウェーハレベルパッケージ 2.7. インターポーザー技術 2.8. インターポーザーの構造 2.9. パッシブ・インターポーザとアクティブ・インターポーザ 2.10. インターポーザーの代替 - ブリッジ 2.11. 2.5D ICパッケージングと3D ICパッケージング 2.12. 2.5D ICパッケージ 2.14. 3D ICパッケージング技術 2.15. 3D ICパッケージング 2.17. 先端半導体パッケージング技術 - 当社のスコープ 2.18. 主要市場のパッケージング動向 2.19. 先端半導体パッケージング - エコシステム 2.20. IC業界のビジネスバリューチェーン 2.21. IC産業におけるエコシステム/ビジネスモデル 2.22. 先端半導体パッケージ市場におけるプレーヤーの役割と優位性 2.23. 先端半導体パッケージングのプレーヤーとそのソリューション 2.24. チップサプライチェーンの概要 3. 先端半導体パッケージング性能評価と製造プロセス・材料との関連 3.1. はじめに 3.1.1. 先端半導体パッケージング性能に影響を与える主な要因 3.1.2. 先端パッケージングに関する主な考慮事項 3.1.3. 先端半導体パッケージング性能に影響を与える主な指標 3.1.4:帯域幅 3.1.4. IO 密度の定義 3.1.5. IO 密度の計算 3.1.6. I/O 密度を高めるための経路 3.1.7. 先端半導体パッケージング性能に影響を与える主な指標:電力効率 3.2. 2.5Dパッケージングプロセスフローノウハウ 3.2.1. 2.5Dパッケージング - 高密度ファンアウトパッケージング 3.2.2. 2種類のファンアウトウェハレベル 3.2.3. 2種類のファンアウトパネルレベル 3.2.4. ファンアウト実装プロセスの概要 3.2.5. ファンアウト チップファーストプロセスフロー 3.2.6. ファンアウト チップ-ラストプロセスフロー 3.2.7. パネル上のハイレベルプロセス概念 3.2.8. FOPLPプロセスアプローチ 3.2.9. FOPLPの主な技術的課題 3.2.10. FOPLPの課題の概要 3.2.11. FOPLPとFOWLPの違い - 1 3.2.12. FOPLPとFOWLPの違い - 2 3.2.13. ファンアウトパッケージングの主要トレンド 3.2.14. ウェーハレベルファンアウトチップ最後のRDL形成-開発動向 3.2.15. 今後のファンアウトプロセスにおける課題 3.2.16. 2.Siを電子配線として使用する5Dパッケージ 3.2.17. TSV(Through-Si-Via)プロセスフロー 3.2.18. デュアルダマシンプロセスフロー(無機 RDL 製造用) 3.2.19. パッケージ基板上の Si インターポーザーのプロセスフロー 3.2.20. 先端半導体パッケージ用インターポーザーとしてのガラスコア 3.2.21. ガラスコア(インターポーザー)パッケージ - プロセスフロー 3.2.22. 主要企業のファンアウトプロセスフロー 3.2.23. TSMC INFO テクノロジー - プロセスフロー 3.2.24. SPIL FOEBテクノロジーのプロセスフロー 3.2.25. ASE FOCoSプロセスフロー(1) 3.2.26. FOWLPフリップチップ - プロセスフロー 3.2.27. サムスンのFOWLPデバイス構造 3.3. 再分配層(RDL)&マイクロビア - 材料 3.3.1. 再分配層(RDL) 3.3.2. 電子配線の材料を選択する際に考慮すべき主な要素 3.3.3. RDL の誘電体厚さ 3.3.4. 電子相互接続:SiO2と有機誘電体の比較 3.3.5. 2.5DパッケージにおけるSiO2の限界 3.3.6. 電気特性と異なる RDL ソリューション - Amkor 社の見解 3.3.7. 無機誘電体を有機ポリマーに置き換える? 3.3.8. さまざまなパッケージング技術における低損失 RDL 材料の重要性 3.3.9. 次世代2.5Dファンアウトパッケージ用有機RDL材料の主要パラメータ 3.3.10. RDL 用有機誘電体のベンチマーク 3.3.11. パッケージングに使用される材料特性のベンチマーク 3.3.12. ファンアウト用途における誘電体の課題 - 1 3.3.13. ファンアウト用途における誘電体の課題 - 2 3.3.14. 有機RDLの業界プレーヤー 3.3.15. RDL-誘電体サプライヤー東レのポリイミド材料 3.3.16. 東レの先端半導体パッケージ向けソリューション 3.3.17. RFデバイス用低Dk・低Df材料-東レのソリューション 3.3.18. RDL-誘電体サプライヤーHDマイクロシステムズ 3.3.19. 低キュア温度HD Microsystems の RDL 3.3.20. RDL-誘電体サプライヤー:デュポン社のアリールアルキルポリマー(1) 3.3.21. RDL-誘電体サプライヤー:デュポンのPIDドライフィルム 3.3.22. RDL-誘電体サプライヤーデュポンのインタービア 3.3.23. RDL誘電体サプライヤー太陽インキのエポキシ系RDL 3.3.24. RDL誘電体サプライヤー味の素のナノフィラーABF 3.3.25. RDL-誘電体サプライヤー昭和電工 3.3.26. mmWave用低損失RDL材料:TSMCのInFO AiP 3.3.27. 現在の高性能パッケージにおける高分子誘電体材料の比較 3.3.28. ガラスによるSiインターポーザーの限界の克服 3.3.29. ガラスとモールドコンパウンドの比較 3.3.30. TGV - プレーヤーと製品のベンチマーク 3.3.31. ガラス基板上で2/2 um L/Sを達成 3.3.32. ガラス基板上の8層RDLプロセスフロー 3.3.33. < 3.3.34. 3um マイクロ・ビア ガラスパッケージの課題 3.3.35. インターポーザー材料のベンチマーク 3.3.36. インターポーザー材料サプライヤーの状況 3.4. 再配線層(RDL)とマイクロビア - 製造プロセス 3.4.1. RDL 製造技術の概要 3.4.2. RDL形成のためのセミアディティブプロセス(SAP)(有機誘電体) 3.4.3. RDL 形成用デュアルダマシンプロセス(有機誘電体) 3.4.4. RDL 形成技術のベンチマーク 3.4.5. RDL 形成技術のベンチマーク(続き) 3.4.6. 異なるRDL形成技術によるRDL L/S範囲の概要(1) 3.4.7. マイクロビア形成技術の概要 3.4.8. 微細ビア形成技術の技術動向 3.4.9. マイクロビア形成技術の違いによるビア径範囲の概観(1) 3.4.10. マイクロビア形成技術の違いによるビア径範囲の概観(2) 3.4.11. 高密度 RDL パッケージにおけるリソグラフィの課題 3.4.12. 2/2 µm L/S RDL スケーリングのボトルネック 3.4.13. 2/2 µm L/S 以下の有機 RDL における 2 つの重要な検討事項 3.4.14. 有機 RDL 形成用 Cu デュアル・ダマシン工程 - TSMC 3.4.15. 埋め込み Cu トレースプロセス - TSMC の高密度ファンアウトパッケージ 3.4.16. RDL が伝送線路の損失に与える影響 3.4.17. Amkor社の組み込みトレースRDL(ETR)プロセス(S-SWIFTパッケージ) 3.4.18. RDL形成のためのエンベデッド・トレースRDL(ETR)プロセス - 1 3.4.19. RDL 形成のための埋め込みトレース RDL(ETR)プロセス - 2 3.4.20. まとめ:有機 RDL 技術の開発動向 - 1 3.4.21. まとめ:有機 RDL 技術の開発動向 - 2 3.4.22. 仮接合と剥離 3.4.23. 三井金属鉱業三井金属鉱業ソリューション(1) 3.4.24. 三井金属鉱業三井金属鉱業(株)ソリューション(2) 3.4.25. 三井金属鉱業三井金属鉱業ソリューション(3) 3.5. エポキシ樹脂成形材料(EMC)とモールド・アンダー・フィル(MUF) 3.5.1. EMCとMUFとは? 3.5.2. エポキシモールディングコンパウンド(EMC) 3.5.3. EMC材料の主要パラメータ 3.5.4. 5Gアプリケーションで使用されるEMCにおける誘電率の重要性 3.5.5. 誘電率の低いEMC製品の実験と市販 3.5.6. エポキシ樹脂:各種樹脂と硬化剤系のパラメータ 3.5.7. EMC用フィラー 3.5.8. 反り管理のためのEMC 3.5.9. EMC材料のサプライチェーン 3.5.10. 高周波用EMCの技術革新動向 3.5.11. FO-WLP用高反り制御EMC 3.5.12. 反りとダイシフトに対する可能な解決策 3.5.13. EMCサプライヤー住友ベークライト 3.5.14. EMCサプライヤー住友ベークライト 3.5.15. EMCサプライヤー京セラの半導体用EMC 3.5.16. EMCサプライヤーサムスンSDI 3.5.17. EMCサプライヤー昭和電工 3.5.18. EMCサプライヤー昭和電工のサルファーフリーEMC 3.5.19. EMCサプライヤーKCC株式会社 3.5.20. モールドアンダーフィル(MUF) 3.5.21. 圧縮成形用液状成形コンパウンド(LMC) 4. Cu-Cuハイブリッドボンディング技術 4.1. はじめに 4.1.1. バンピング技術の進化 4.1.2. 従来のバンピングの課題 4.1.3. マイクロバンプ(μバンプ)とバンプレス Cu-Cu ハイブリッドボンディングの比較 4.1.4. TSV の開発に合わせてボンディングのピッチサイズを拡大する必要がある 4.1.5. マイクロバンプに基づくデバイスと Cu-Cu バンプレスハイブリッドボンディングの性能ベンチマーク - 1 4.1.6. マイクロバンプと Cu-Cu バンプレスハイブリッド接合を比較したデバイスの性能ベンチマーク - 2 4.1.7. バンプレスCu-Cuハイブリッド接合を用いた市販製品 4.1.8. ハイブリッド接合を利用したデバイスの概要 4.1.9. ハイブリッド接合の主要概念 4.2. Cu-Cuハイブリッド接合-製造プロセスと接合ツール 4.2.1. Cu-Cuハイブリッド接合プロセスの内訳 4.2.2. ハイブリッド接合の品質に影響を与える製造要因の概要 4.2.3. Cu-Cuハイブリッド接合の3つの方法 4.2.4. 一般的なW2Wプロセスの流れ 4.2.5. 一般的なD2Wプロセスフロー 4.2.6. W2Wハイブリッド接合 - プロセスパラメータ 4.2.7. 汎用集合型D2Wプロセス 4.2.8. プロセス比較の概要 ダイレクトD2W対W2W対コレクティブD2W 4.2.9. ベンチマークW2W vs ダイレクトD2W 4.2.10. ベンチマークW2W vs ダイレクトD2W 続き 4.2.11. ベンチマークコレクティブD2WまたはダイレクトD2W 4.2.12. D2W接着のための表面処理手順の概要 4.2.13. D2Wのノウハウ:表面処理 4.2.14. D2Wのノウハウ:汚染管理 4.2.15. D2Wのノウハウ金型配置と金型への配慮 4.2.16. ハイブリッド接合のアニール温度 4.2.17. 高まる低アニール温度への要求 4.2.18. 低アニール温度へのアプローチ 4.2.19. 室温ハイブリッド接合 - CEA-Leti 4.2.20. ハイブリッド接合ツール開発 4.2.21. ハイブリッドボンディングプロセスのオプション - 現在のボンディングツールで可能な性能 4.2.22. Besiの最先端D2Wボンダー 4.2.23. 複数の3D技術に関するBesiのポートフォリオ 4.2.24. EVGの最先端W2WおよびD2Eボンダー 4.2.25. 先進半導体パッケージにおけるアプライド マテリアルズのポートフォリオ 4.2.26. 統合型ハイブリッドボンディングツール 4.2.27. 統合D2Wハイブリッドボンディングプロセスフロー 4.2.28. 3D SoIC製造プロセスのディープダイブ 4.2.29. 3D SoICプロセスフローのディープダイブ - 1 4.2.30. 3D SoICプロセス・フローのディープ・ダイブ - 2 4.2.31. 3D SoICプロセス・フローのディープ・ダイブ - 3 4.2.32. 3D SoICプロセスフローのディープダイブ - 4 4.2.33. 3D SoICパッケージの応用例 4.2.34. 3D SoICプロセスの概要 4.2.35. Cu-Cuハイブリッドボンディング製造プロセスの課題 4.3. 3DハイブリッドボンディングによるHBM積層 4.3.1. HBM世代 - 仕様ベンチマーク 4.3.2. セミコン台湾2024からのHBM開発に関する主なハイライト 4.3.3. HBMパッケージングの課題 - ボンディング技術 4.3.4. HBMパッケージング:TC-NCF vs MR-MUF 4.3.5. ハイブリッド・ボンディングに移行する前の次世代HBM向けMR-MUF - 1 4.3.6. ハイブリッド・ボンディングに移行する前の次世代 HBM 向け MR-MUF - 2 4.3.7. ハイブリッド・ボンディングに移行する前の次世代HBM向けMR-MUF - 3 4.3.8. HBM パッケージング - マイクロバンプの限界 4.3.9. 次世代 HBM 向け C2W ボンディング - SK ハイニックス 4.3.10. HBMパッケージングのためのハイブリッドボンディング - サムスンの知見とロードマップ 4.3.11. HBMパッケージングのためのハイブリッドボンディング - サムスンの知見とロードマップ 4.3.12. D2Wハイブリッドボンディングによるメモリ積層プロセスフロー - 1 4.3.13. D2Wハイブリッドボンディングによるメモリ積層プロセスフロー - 2 4.4. Cu-Cuハイブリッド・ボンディング-材料の選択 4.4.1. ハイブリッド接合の誘電体材料の選択 4.4.2. 誘電体材料の選択によって影響を受けるハイブリッド接合の主な要因 4.4.3. 無機誘電体材料の使用における課題 4.4.4. 有機誘電体材料の利点 4.4.5. 有機誘電体材料使用の課題 4.4.6. 無機誘電体と有機誘電体の比較:概要 4.4.7. Cu-Cuハイブリッド接合のための各種誘電体材料の技術ベンチマーク 4.4.8. ポリマー系誘電体ハイブリッド接合 4.5. 有機誘電体をベースとしたCu-Cuハイブリッド接合 - ケーススタディ 4.5.1. ハイブリッド接合のためのHDマイクロシステムのポリイミド・ソリューション - 1 4.5.2. ハイブリッド接合のためのHDマイクロシステムのポリイミド・ソリューション - 2 4.5.3. 昭和電工の銅/ポリイミド・ハイブリッド・ボンディング - 1 4.5.4. 昭和電工 銅/ポリイミド・ハイブリッド・ボンディング - 2 4.5.5. IMEによる銅/ポリマー・ハイブリッド接合のシミュレーション結果 4.5.6. Applied Materials & IMEによるポリイミド/銅ハイブリッド接合材料の特性評価 4.5.7. Brewer Science - ポリマー/銅ハイブリッド接合用感光性永久接合材料 - 1 4.5.8. Brewer Science - ポリマー/銅ハイブリッド接合用感光性永久接合材料 - 2 4.5.9. ハイブリッド接合のためのポリマー誘電体研究の主なまとめ 4.5.10. ハイブリッド接合のベンチマーキングに向けたポリマーのケーススタディの比較 4.5.11. Cu-Cuハイブリッド接合のための適切なポリマー選択の鍵 4.5.12. ポリマーのCTE改善のための無機フィラーのリスト 4.5.13. ポリマーの熱伝導率向上のための無機フィラー一覧 4.6. 無機誘電体に基づくCu-Cuハイブリッド接合 4.6.1. サムスンのCu-Cu接合 4.6.2. 三菱重工工作機械のCu-Cuハイブリッド接合 4.6.3. 銅の大型化によるCu-Cuハイブリッド接合の改善-東北/T-Micro/JCUの研究 4.6.4. SiCNをベースとした1µmピッチCu-Cuハイブリッド接合 -imecによる研究 4.6.5. ハイブリッド接合のための自己組織化 - CEA-LetiとIntelによる研究 4.6.6. IME による SiO2 C2W ハイブリッドボンディング 4.6.7. Xperi(アデイア)からのダイ積層 4.6.8. XPERI(ADEIA)のライセンスマップ 4.6.9. AMD CPU 向け TSMC ハイブリッドボンディング技術 4.6.10. ハイブリッドボンディングによるDRAM積層 - SKハイニックスの研究 4.6.11. ソニーのハイブリッドボンディング-最近の動向 4.6.12. 無機誘電体Cu-Cuハイブリッド接合の主なプロセスノウハウ 4.6.13. Cu/Sn-Cu/Sn ハイブリッド接合 5. 市場予測 5.1. 予測有機誘電体先端半導体パッケージングモジュール面積(単位およびmm2) 5.2. 予測:有機誘電体先端半導体パッケージモジュールの予測 (単位) 5.3. 今後の見通し有機誘電体先端半導体パッケージモジュールの面積(mm2)  

 

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Summary

この調査レポートでは、2.5Dパッケージング材料とプロセスフローの主要動向、および3Dパッケージングのための革新的なCu-to-Cuハイブリッドボンディング技術について詳細に調査・分析しています。
 
主な掲載内容(目次より抜粋)
  • 先端半導体パッケージの紹介
  • 先端半導体パッケージ 性能評価と製造プロセスおよび材料との関連性
  • Cu-Cuハイブリッドボンディング技術による3次元ダイスタッキング
  • 市場予測
 
Report Summary
As semiconductor packaging technologies evolve, advanced methods like 2.5D and 3D Cu-to-Cu hybrid bonding are essential for achieving higher performance and power efficiency. However, manufacturing these technologies to meet high performance and yield standards while fulfilling client requirements is a complex task. Challenges include developing the right materials and innovating packaging manufacturing techniques. IDTechEx's report,"Materials and Processing for Advanced Semiconductor Packaging 2025-2035: Technologies, Players, Forecasts," offers in-depth insights into these challenges. Drawing on IDTechEx's expertise, the report explores key trends in 2.5D packaging materials and process flow, as well as the innovative Cu-to-Cu hybrid bonding technology for 3D packaging. Additionally, it provides a 10-year market forecast for Organic Dielectric Advanced Semiconductor Packaging Modules, covering unit and area projections, offering valuable foresight for industry stakeholders.
 
Source: Materials and Processing for Advanced Semiconductor Packaging 2025-2035: Technologies, Players, Forecasts
 
2.5D interposer materials:
In 2.5D packaging, different chiplets are interconnected horizontally through interposers, with three main materials being considered: silicon (Si), organic, and glass. Silicon interposers are the industry standard for high-performance computing (HPC) due to their ability to support fine routing, but their high cost and packaging area limitations are challenges. To mitigate these, localized Si bridges are emerging as a solution. Organic interposers offer a cost-effective alternative, particularly through Fan-Out Panel Level Packaging (FOPLP), which increases area utilization and lowers costs by up to 60%. However, achieving fine routing similar to silicon remains difficult. Glass interposers, with their tunable coefficient of thermal expansion (CTE) and high dimensional stability, also support panel-level packaging and cost reduction. Yet, despite their promise, glass interposer production is still maturing, limiting large-scale adoption. As the ecosystem evolves, each material brings its own strengths and challenges to 2.5D packaging, with a focus on balancing performance and cost.
 
Benchmark of materials for interposer. (some redaction - full details in purchased report). Source: Materials and Processing for Advanced Semiconductor Packaging 2025-2035: Technologies, Players, Forecasts
 
Generally, when selecting next-generation materials for interposers in 2.5D semiconductor packaging, five key criteria are essential: dielectric constant (Dk), elongation to failure, coefficient of thermal expansion (CTE), Young's modulus, and moisture absorption. A low Dk is crucial to reduce capacitance and enable higher data rates, improving signal integrity. Elongation to failure ensures the material withstands mechanical stress during manufacturing. Matching the CTE of the dielectric to copper layers enhances package reliability. On the other hand, Young's modulus is also a key factor. While a low Young's modulus minimizes stress on microvias, which is crucial for advanced designs with sub-5 µm vias, a higher modulus offers better stability for the package. Therefore, finding the right balance between these opposing requirements is essential for advanced packaging. Finally, low moisture absorption is critical for long-term reliability, as excessive moisture can lead to delamination and degrade both mechanical and electrical performance. Balancing these parameters is vital for optimizing bandwidth and power efficiency in next-generation interposer materials.
 
Cu-Cu hybrid bonding manufacturing:
Wafer-to-Wafer (W2W) and Die-to-Wafer (D2W) hybrid bonding are two key approaches for 3D hybrid bonding, each with distinct advantages and challenges. W2W bonding, the more established process, involves bonding two full wafers, typically in a single, uniform step. This approach benefits from consistent surface area, making alignment and bonding relatively straightforward. With wafers always maintaining a round shape, the process can be optimized for high throughput, making it suitable for large-scale production. However, W2W bonding is less flexible in handling different chip sizes and is limited by the need to bond identical wafers.
 
On the other hand, D2W hybrid bonding is more complex and addresses the limitations of W2W when dealing with high-performance dies of different sizes. Instead of bonding entire wafers, D2W involves the precise bonding of individual dies onto a target wafer, enabling the integration of different die sizes and types in a single package. This flexibility makes D2W bonding ideal for advanced packaging techniques like chiplet integration, allowing manufacturers to mix and match dies with different functions. However, D2W presents significant manufacturing challenges. D2W demands ultra-clean, particle-free surfaces and precise alignment, as any contamination or misalignment can lead to defects, significantly compromising bonding qualities.
 
Additionally, D2W bonding introduces complications with die aspect ratios. Dies with higher aspect ratios can cause unilateral bonding issues, where the bond front starts along one side, potentially leading to a scaling effect. The use of flexible organic carriers or adhesives during dicing further complicates the process. Moreover, D2W bonding is more sensitive to queue times, which can degrade surface quality before bonding occurs.
 
Despite these challenges, D2W bonding's flexibility and precision are increasingly critical for high-performance applications, while integrated hybrid bonding tools are emerging to address many of these hurdles.
 
Three ways of Cu-Cu hybrid bonding. Source: Materials and Processing for Advanced Semiconductor Packaging 2025-2035: Technologies, Players, Forecasts
 
What's covered in this report?
IDTechEx's " Materials and Processing for Advanced Semiconductor Packaging 2025-2035: Technologies, Players, Forecasts" report is divided into four main parts, offering a structured approach to understanding advanced semiconductor packaging. The first part provides a comprehensive introduction to the technologies, development trends, key applications, and ecosystem of advanced semiconductor packaging, providing readers with a solid overview knowledge. The second part focuses on 2.5D packaging processes, delving into crucial aspects including dielectric materials for RDL and Microvia, RDL fabrication techniques, and material selection for EMC and MUF. Each sub-section within this part presents a detailed analysis of process flows, technology benchmarks, player evaluations, and future trends, providing readers with comprehensive insights.
 
The report continues beyond the discussion of 2.5D packaging to the third part, which focuses on the innovative Cu-Cu hybrid bonding technology for 3D die stacking. This section provides valuable insights into the manufacturing process and offers guidance on material selection for optimal outcomes. It also showcases case studies highlighting the successful implementation of Cu-Cu hybrid bonding using both organic and inorganic dielectrics. Additionally, the report includes a 10-year market forecast for the Organic Dielectric Advanced Semiconductor Packaging Module, presented in the last chapter. This forecast encompasses unit and area metrics, providing industry with meaningful perspectives into anticipated market growth and trends for the next decade.
 
Key Aspects
This report provides valuable insights into the materials and processing techniques used in advanced semiconductor packaging, catering to industry professionals seeking informed perspectives on the subject.
 
Technology Trends on Materials and Processing
The report begins by introducing readers to the rapidly growing field of advanced semiconductor packaging, laying a solid foundation for the subsequent chapters. These chapters delve into the crucial technologies of advanced semiconductor packaging in detail.
 
The next chapter emphasizes the importance of performance evaluation in advanced semiconductor packaging. It explores how fabrication processes and materials directly impact the overall effectiveness of the packaging. This chapter specifically examines the 2.5D packaging process flow, focusing on essential materials and technologies, including dielectric materials (both inorganic like Si and Glass, and organic materials) for Redistribution Layer (RDL) and Microvia, RDL fabrication techniques, and the choices of materials for Epoxy Molded Compounds (EMC) and Mold Under Fill (MUF). Each sub-section within this chapter provides a comprehensive analysis of fabrication process flows, technology benchmarks, player evaluations, and future technology trends.
 
Transitioning from 2.5D packaging, the subsequent chapter focuses on the pioneering Cu-Cu hybrid bonding technology for 3D die stacking. This section offers valuable insights into the manufacturing process and bonding equipment for Cu-Cu hybrid bonding, providing guidance on material selection for optimal outcomes. Additionally, the chapter presents engaging case studies showcasing the successful implementation of Cu-Cu hybrid bonding using both organic and inorganic dielectrics.
 
Market Forecast
The report includes a 10-year market forecast for the Organic Dielectric Advanced Semiconductor Packaging Module, presenting projections for both unit and area metrics. It offers insights into the anticipated market growth and trends over the next decade.
 
This comprehensive report is an essential resource for industry professionals looking to stay informed about the latest advancements and trends in advanced semiconductor packaging.


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Table of Contents

1. EXECUTIVE SUMMARY
1.1. Report scope
1.2. From 1D to 3D semiconductor packaging
1.3. Semiconductor packaging - an overview of technology
1.4. Why advanced semiconductor packaging now?
1.5. Overview of interconnection technique in semiconductor packaging
1.6. 2.5D packaging - high density fan-out packaging
1.7. Differences Between FOPLP and FOWLP - 1
1.8. Differences Between FOPLP and FOWLP - 2
1.9. Overview of challenges for FOPLP
1.10. Key trends in fan-out packaging
1.11. Key Factors to Consider When Choosing material for Electronic Interconnects
1.12. Key parameters for organic RDL materials for next generation 2.5D fan-out packaging
1.13. Benchmark of organic dielectrics for RDL
1.14. Industry players of organic RDL
1.15. Comparison of polymer dielectric materials in current high-performance packages
1.16. Benchmark of materials for interposer
1.17. Interposer material supplier landscape
1.18. Benchmark of RDL formation technology
1.19. Overview of RDL L/S range by different RDL formation technology (1)
1.20. Overview of via diameter range by different microvia creation technology (1)
1.21. Overview of via diameter range by different microvia creation technology (2)
1.22. Overview of lithography challenges in high density RDL packaging
1.23. Key parameters for EMC materials
1.24. Evolution of bumping technologies
1.25. Micro bumps (µ bumps) vs bumpless Cu-Cu hybrid bonding
1.26. Overview of devices that make use of hybrid bonding
1.27. Three ways of Cu-Cu hybrid bonding
1.28. Overview of manufacturing factors impacting 3D hybrid bonding quality
1.29. Benchmark: W2W vs Direct D2W
1.30. Benchmark: W2W vs Direct D2W _ Continue
1.31. Benchmark: Collective D2W or Direct D2W
1.32. Overview of surface preparation steps for D2W bonding
1.33. Growing demand for low annealing temperature for 3D hybrid bonding
1.34. Hybrid bonding process options - available performance of current bonding tool
1.35. Integrated hybrid bonding tool
1.36. Key factors in hybrid bonding that are impacted by the choice of dielectric material
1.37. Inorganic dielectric vs organic dielectric: a quick overview
1.38. Technology Benchmark of different dielectric materials for Cu-Cu hybrid bonding
1.39. Key process know-how for inorganic dielectric Cu-Cu hybrid bonding
1.40. Comparison of polymer case studies for hybrid bonding benchmarking
1.41. Key summary of polymer dielectric for hybrid bonding research
1.42. Forecast: Organic Dielectric Advanced Semiconductor Packaging Module Area (Unit and mm2)
2. INTRODUCTION OF ADVANCED SEMICONDUCTOR PACKAGING
2.1. Advanced semiconductor packaging - an overview
2.2. The rise of advanced semiconductor packaging and its challenges
2.3. From 1D to 3D semiconductor packaging
2.4. Semiconductor packaging - an overview of technology
2.5. Overview of interconnection technique in advanced semiconductor packaging
2.6. Fan out wafer level packaging
2.7. Interposer technology
2.8. Interposer structure
2.9. Passive vs Active Interposer
2.10. Interposer alternative - Bridge
2.11. 2.5D and 3D IC Packaging
2.12. 2.5D IC Packaging
2.13. 2.5D IC Packaging
2.14. 3D IC Packaging technology
2.15. 3D IC Packaging
2.16. 3D IC Packaging
2.17. Advanced semiconductor packaging technologies - our scope
2.18. Packaging trend for key markets
2.19. Advanced Semiconductor Packaging - Ecosystem
2.20. Business value chain in the IC industry
2.21. Ecosystem/Business model in the IC industry
2.22. Role and advantages of players in advanced semiconductor packaging market
2.23. Players in advanced semiconductor packaging and their solutions
2.24. An overview of chip supply chain
3. ADVANCED SEMICONDUCTOR PACKAGING: PERFORMANCE EVALUATION AND ITS LINK TO FABRICATION PROCESSES AND MATERIALS
3.1. Introduction
3.1.1. Key factors impacting advanced semiconductor packaging performance
3.1.2. Primary considerations for advanced packaging
3.1.3. The key metrics that impact advanced semiconductor packaging performance: Bandwidth
3.1.4. The definition of IO density
3.1.5. IO density calculation
3.1.6. Routes to increase I/O density
3.1.7. The key metrics that impact advanced semiconductor packaging performance: Power efficiency
3.2. 2.5D Packaging Process Flow Know-How
3.2.1. 2.5D packaging - high density fan-out packaging
3.2.2. Two types of fan-out: Wafer level
3.2.3. Two types of fan-out: Panel level
3.2.4. Fan-out packaging process overview
3.2.5. Fan-out Chip-first process flow
3.2.6. Fan-out Chip-last process flow
3.2.7. High level process concepts on panel
3.2.8. FOPLP Process Approaches
3.2.9. Key technical challenges for FOPLP
3.2.10. Overview of challenges for FOPLP
3.2.11. Differences Between FOPLP and FOWLP - 1
3.2.12. Differences Between FOPLP and FOWLP - 2
3.2.13. Key trends in fan-out packaging
3.2.14. Wafer level Fan-out chip last RDL formation - development trend
3.2.15. Challenges in future fan-out process
3.2.16. 2.5D Packaging that involves Si as electronic interconnect
3.2.17. Through-Si-Via (TSV) process flow
3.2.18. Dual Damascene process flow (for inorganic RDL fabrication)
3.2.19. Process flow for Si interposer on package substrate
3.2.20. Glass core as interposer for advanced semiconductor packaging
3.2.21. Glass core (interposer) package - process flow
3.2.22. Fan out process flows from key companies
3.2.23. TSMC INFO technology - process flow
3.2.24. SPIL FOEB Technology process flow
3.2.25. ASE FOCoS process flow (1)
3.2.26. Flip Chip on FOWLP - Process flow
3.2.27. Samsung's FOWLP device structure
3.3. Redistribution Layer (RDL) & Microvia - Materials
3.3.1. Redistribution Layer (RDL)
3.3.2. Key Factors to Consider When Choosing material for Electronic Interconnects
3.3.3. Dielectric thickness of RDL
3.3.4. Electronic interconnects: SiO2 vs Organic dielectric
3.3.5. Limitations of SiO2 in 2.5D Packaging
3.3.6. Electrical characteristics vs different RDL solution - Amkor's perspective
3.3.7. Replace inorganic dielectric with organic polymers?
3.3.8. Importance of low-loss RDL materials for different packaging technologies
3.3.9. Key parameters for organic RDL materials for next generation 2.5D fan-out packaging
3.3.10. Benchmark of organic dielectrics for RDL
3.3.11. Benchmark of material properties used in packaging
3.3.12. Dielectric challenges in fan-out applications - 1
3.3.13. Dielectric challenges in fan-out applications - 2
3.3.14. Industry players of organic RDL
3.3.15. RDL-dielectric suppliers: Toray's polyimide materials
3.3.16. Toray's solution for advanced semiconductor packaging
3.3.17. Low Dk and Low Df materials for RF devices - solution from Toray
3.3.18. RDL-dielectric suppliers: HD Microsystems
3.3.19. Low-curing temp. RDL from HD Microsystem
3.3.20. RDL-dielectric suppliers: DuPont's Arylalkyl polymers (1)
3.3.21. RDL-dielectric suppliers: DuPont's PID dryfilm
3.3.22. RDL-dielectric suppliers: DuPont's InterVia
3.3.23. RDL-dielectric suppliers: Taiyo Ink's epoxy-based RDL
3.3.24. RDL-dielectric suppliers: Ajinomoto's nanofiller ABF
3.3.25. RDL-dielectric supplier: Showa Denko
3.3.26. Low-loss RDL materials for mmWave: TSMC's InFO AiP
3.3.27. Comparison of polymer dielectric materials in current high-performance packages
3.3.28. Overcoming Limitations of Si interposers with Glass
3.3.29. Glass vs molding compound
3.3.30. TGV - Player and products benchmark
3.3.31. Achieving 2/2 um L/S on glass substrate
3.3.32. Eight metal layer RDL on glass process flow
3.3.33. < 3 um micro via
3.3.34. Challenges of glass packaging
3.3.35. Benchmark of materials for interposer
3.3.36. Interposer material supplier landscape
3.4. Redistribution Layer (RDL) & Microvia - Fabrication Processes
3.4.1. Overview of RDL fabrication technology
3.4.2. Semi-Additive Process (SAP) for RDL formation (organic dielectric)
3.4.3. Dual damascene process for RDL formation (organic dielectric)
3.4.4. Benchmark of RDL formation technology
3.4.5. Benchmark of RDL formation technology (cont.)
3.4.6. Overview of RDL L/S range by different RDL formation technology (1)
3.4.7. Overview of microvia creation technology
3.4.8. Fine scale microvia creation technology - technology trend
3.4.9. Overview of via diameter range by different microvia creation technology (1)
3.4.10. Overview of via diameter range by different microvia creation technology (2)
3.4.11. Overview of lithography challenges in high density RDL packaging
3.4.12. Bottlenecks for < 2/2 µm L/S RDL Scaling
3.4.13. Two key process considerations for below 2/2 µm L/S organic RDL
3.4.14. Cu dual damascene process for organic RDL formation - TSMC
3.4.15. Embedded Cu trace process - TSMC's high density fan-out package
3.4.16. How RDL affects transmission line loss?
3.4.17. Embedded trace RDL (ETR) process by Amkor (S-SWIFT package)
3.4.18. Embedded trace RDL (ETR) process for RDL formation - 1
3.4.19. Embedded trace RDL (ETR) process for RDL formation - 2
3.4.20. Summary: Organic RDL technology development trend - 1
3.4.21. Summary: Organic RDL technology development trend - 2
3.4.22. Temporary bonding and debonding
3.4.23. Mitsui Mining and Smelting Co. Ltd. Solution (1)
3.4.24. Mitsui Mining and Smelting Co. Ltd. Solution (2)
3.4.25. Mitsui Mining and Smelting Co. Ltd. Solution (3)
3.5. Epoxy Molded Compounds (EMC) and Mold Under Fill (MUF)
3.5.1. What are EMC and MUFs?
3.5.2. Epoxy Molding Compound (EMC)
3.5.3. Key parameters for EMC materials
3.5.4. Importance of dielectric constant for EMC used in 5G applications
3.5.5. Experimental and commercial EMC products with low dielectric constant
3.5.6. Epoxy resin: Parameters of different resins and hardener systems
3.5.7. Fillers for EMC
3.5.8. EMC for warpage management
3.5.9. Supply chain for EMC materials
3.5.10. EMC innovation trends for high frequency applications
3.5.11. High warpage control EMC for FO-WLP
3.5.12. Possible solutions for warpage and die shift
3.5.13. EMC suppliers: Sumitomo Bakelite
3.5.14. EMC suppliers: Sumitomo Bakelite
3.5.15. EMC suppliers: Kyocera's EMCs for semiconductors
3.5.16. EMC suppliers: Samsung SDI
3.5.17. EMC suppliers: Showa Denko
3.5.18. EMC suppliers: Showa Denko's sulfur-free EMC
3.5.19. EMC suppliers: KCC Corporation
3.5.20. Molded underfill (MUF)
3.5.21. Liquid molding compound (LMC) for compression molding
4. CU-CU HYBRID BONDING TECHNOLOGY FOR 3D DIE STACKING
4.1. Introduction
4.1.1. Evolution of bumping technologies
4.1.2. Challenges in conventional bumping
4.1.3. Micro bumps (µ bumps) vs bumpless Cu-Cu hybrid bonding
4.1.4. Bonding pitch size needs to scale with TSV development
4.1.5. Performance benchmark of devices based on micro bumps vs Cu-Cu bumpless hybrid bonding - 1
4.1.6. Performance benchmark of devices based on micro bumps vs Cu-Cu bumpless hybrid bonding -2
4.1.7. Commercial products that use bumpless Cu-Cu hybrid bonding
4.1.8. Overview of devices that make use of hybrid bonding
4.1.9. Key concepts about hybrid bonding
4.2. Cu-Cu Hybrid Bonding - Manufacturing Processes and Bonding Tools
4.2.1. Cu-Cu hybrid bonding processes breakdown
4.2.2. Overview of manufacturing factors impacting hybrid bonding quality
4.2.3. Three ways of Cu-Cu hybrid bonding
4.2.4. Generic W2W Process flow
4.2.5. Generic D2W Process flow
4.2.6. W2W hybrid bonding - process parameter
4.2.7. Generic Collective D2W Process
4.2.8. Overview of process comparison Direct D2W Vs W2W Vs. Collective D2W
4.2.9. Benchmark: W2W vs Direct D2W
4.2.10. Benchmark: W2W vs Direct D2W Continued
4.2.11. Benchmark: Collective D2W or Direct D2W
4.2.12. Overview of surface preparation steps for D2W bonding
4.2.13. D2W know-how: Surface treatment
4.2.14. D2W know-how: Contamination management
4.2.15. D2W know-how: Die placement and tool consideration
4.2.16. Annealing temperature for hybrid bonding
4.2.17. Growing demand for low annealing temperature
4.2.18. Approaches to lower annealing temperature
4.2.19. Room temperature hybrid bonding - CEA-Leti
4.2.20. Hybrid bonding tool development
4.2.21. Hybrid bonding process options - available performance of current bonding tool
4.2.22. State-of-the-art D2W bonder from Besi
4.2.23. Besi's portfolio on multiple 3D technologies
4.2.24. State-of-the-art W2W and D2E bonder from EVG
4.2.25. Applied Materials Portfolio in Advanced Semiconductor Packaging
4.2.26. Integrated hybrid bonding tool
4.2.27. Integrated D2W Hybrid bonding process flow
4.2.28. 3D SoIC manufacturing processes deep dive
4.2.29. 3D SoIC process flow deep dive - 1
4.2.30. 3D SoIC process flow deep dive - 2
4.2.31. 3D SoIC process flow deep dive - 3
4.2.32. 3D SoIC process flow deep dive - 4
4.2.33. Application examples of 3D SoIC packages
4.2.34. 3D SoIC process - a quick overview
4.2.35. Challenges in Cu-Cu hybrid bonding manufacturing process
4.3. HBM Stacking Using 3D Hybrid Bonding
4.3.1. HBM generations - specification benchmark
4.3.2. Key highlights regarding HBM development from Semicon Taiwan 2024
4.3.3. HBM packaging challenges - bonding technologies
4.3.4. HBM Packaging: TC-NCF vs MR-MUF
4.3.5. MR-MUF for next generation HBM before transitioning to hybrid bonding - 1
4.3.6. MR-MUF for next generation HBM before transitioning to hybrid bonding - 2
4.3.7. MR-MUF for next generation HBM before transitioning to hybrid bonding - 3
4.3.8. HBM packaging - limitations of micro-bump
4.3.9. C2W bonding for next generation HBM - SK Hynix
4.3.10. Hybrid bonding for HBM packaging - Samsung's findings and roadmap
4.3.11. Hybrid bonding for HBM packaging - Samsung's findings and roadmap continue
4.3.12. Process Flow for Memory Stacking Using D2W Hybrid Bonding - 1
4.3.13. Process Flow for Memory Stacking Using D2W Hybrid Bonding - 2
4.4. Cu-Cu Hybrid Bonding - The Choice of Materials
4.4.1. Choices of dielectric materials for hybrid bonding
4.4.2. Key factors in hybrid bonding that are impacted by the choice of dielectric material
4.4.3. Challenges in using inorganic dielectric materials
4.4.4. Benefits of organic dielectric materials
4.4.5. Challenges of using organic dielectric materials
4.4.6. Inorganic dielectric vs organic dielectric: a quick overview
4.4.7. Technology Benchmark of different dielectric materials for Cu-Cu hybrid bonding
4.4.8. Polymer-based dielectric hybrid bonding
4.5. Cu-Cu Hybrid Bonding Based on Organic Dielectric - Case Studies
4.5.1. HD Microsystem 's polyimide solution for hybrid bonding - 1
4.5.2. HD Microsystem 's polyimide solution for hybrid bonding - 2
4.5.3. Showa Denko Copper/Polyimide hybrid bonding - 1
4.5.4. Showa Denko Copper/Polyimide hybrid bonding - 2
4.5.5. Cu/Polymer hybrid bonding simulation results from IME
4.5.6. Polyimide/Cu hybrid bonding materials characterization from Applied Materials & IME
4.5.7. Brewer Science - photosensitive permanent bonding materials for polymer/Cu hybrid bonding - 1
4.5.8. Brewer Science - photosensitive permanent bonding materials for polymer/Cu hybrid bonding - 2
4.5.9. Key summary of polymer dielectric for hybrid bonding research
4.5.10. Comparison of polymer case studies for hybrid bonding benchmarking.
4.5.11. Keys to select the right polymer for Cu-Cu hybrid bonding
4.5.12. List of inorganic fillers for CTE improvement in polymers
4.5.13. List of inorganic fillers for thermal conductivity improvement in polymers
4.6. Cu-Cu Hybrid Bonding Based on Inorganic Dielectric
4.6.1. Samsung's Cu-Cu bonding
4.6.2. Cu-Cu hybrid bonding - Mitsubishi Heavy Industries Machine Tool
4.6.3. Improved Cu-Cu hybrid bonding through Cu enlargement - a study from Tohoku/T-Micro/JCU
4.6.4. 1 µm pitch Cu-Cu hybrid bonding base on SiCN - a study from imec
4.6.5. Self-Assembly for Hybrid Bonding - A study from CEA-Leti and Intel
4.6.6. SiO2 C2W Hybrid Bonding from IME
4.6.7. Die stacking from Xperi (Adeia)
4.6.8. XPERI(ADEIA) License map
4.6.9. TSMC hybrid bonding technology for AMD CPU
4.6.10. Stacking DRAMs using hybrid bonding - a study from SK Hynix
4.6.11. Sony's hybrid bonding - recent development
4.6.12. Key process know-how for inorganic dielectric Cu-Cu hybrid bonding
4.6.13. Cu/Sn-Cu/Sn hybrid bonding
5. MARKET FORECAST
5.1. Forecast: Organic Dielectric Advanced Semiconductor Packaging Module Area (Unit and mm2)
5.2. Forecast: Organic Dielectric Advanced Semiconductor Packaging Module (Unit)
5.3. Forecast: Organic Dielectric Advanced Semiconductor Packaging Module Area (mm2)
 

 

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