カリフォルニアの澄んだ空気と青い空の下、KGD(Known Good Die) Packaging and Test Workshopが今年もワインの産地として有名なナパで9月12日から三日間開催された。第11回となる同Workshopには、米国を中心に欧州、アジア、日本から多く参加者を集め、10周年として賑わった昨年を大きく上回る約160名を数えた。今回は特に米国内からの参加が7割と高く、WLPやSiP等ダイプロダクトを使用した実装技術への米国の関心の度合いが窺える。

開催ホテル (Embassy Suites Swan Napa, California, USA)
中庭にある水車小屋を囲む池と白鳥たち

　今年は、3つのチュートリアルと5つのセッションが行なわれ、初めてWLPやSiPをテーマとしたセッションが独立して設けられた。内容一覧と各セッションの報告件数を表１に示す。なお、併設して広げられた展示ブースには、半導体、実装、テスト関連、部材類から装置関連企業まで小規模ながら24社が出展した。

　同Workshopを毎年主催、運営しているDPC (Die Products Consortium)は、米ISMT (International SEMATECH) 社等によるプロジェクトの一つとして10年以上前より組織された団体で、米Texas Instruments、米IBM、米Agilent Technologiesや米National Semiconductor等を中心に発足した。その後、独Infineon Technologies、韓国Samsung Electronics、米IntelやシンガポールSTATS (ST Assembly Test Services、現STATS ChipPAC)社等が加わって現在は総数15社が会員となり、国際的なダイプロダクトの市場や環境を整備、製品の品質改善や信頼性向上、取扱いや実装に関連する規格提案など、業界発展を目指し活動している。
　DPCによるダイプロダクトの定義は「半導体デバイスのうち、ベアチップ、フリップチップおよびウエハレベル (チップスケール) パッケージとして市場にでている製品」である。同団体のLarry Gilg氏は、「最近の技術革新によりWLP製品が加わったことでダイプロダクト市場と関連企業領域が拡がってきた」と述べた。

　米IC insights社と米Techsearch International社による調査では、半導体デバイス市場におけるこれらの製品群の成長率は高く、2001〜2006年の5年間のCAGRが20〜30%となり、2006年には年間ユニット数全体の約15%を占めると予測している。これはマルチチップSiPなどを含んだBGAパッケージ類のユニット占有率、成長率と肩を並べる数字である。米Techsearch International社長のJan Vardaman女史は「ベアダイプロダクトの成長は、注目されるWLP等の伸びはもちろん、3Dパッケージ、すなわちスタックパッケージの成長が大きな役割を担っている」と言う。半導体チップのスタック実装技術は歴史的に見れば15〜20年と、決して新しい技術ではないかもしれない。しかしながら、当時より特殊でハイエンドな領域のみ利用されてきた同技術を民生向けに｢効果的な｣技術として開花させたのは、日本企業の努力に他ならないと同氏は続けた。

　一方、スイスSTMicroelectronics社のNew Package Development VPであるCarlro Cognetti博士はスタックパッケージをSiPの一形態と捉え「占有面積からすればスタックをはじめとするSiPはムーアの法則を超えた集積度を実現可能とする技術である。しかしながら、設計ツールやシミュレーションツール等の点でまだまだ未熟である」と、その問題点を提起している。

　KGD技術に目を向けると、DRAMに対する議論がホットとなっているようだ。米Micron TechnologyのSr. Fellowとして同社のテスト技術を率いるLee Nevill氏は「虚構と真実」と題してDRAMに対するKGD製品化の困難さを解説した。

1. 虚構: KGDはパッケージングコストが掛らない分、安価である。 真実:ウエハ上のDRAMテストはパッケージ後よりも効率が悪くコスト高となる。
2. 虚構: DRAMはSRAMやASIC等デジタルデバイス同様にテスト可能である。
   真実:DRAMは構造上アナログデバイス同様に加工後の特性変化を考慮したテストが必要だ。例えばウエハ薄厚化加工では、厚さ100 mmを切るとVRT (Variable Retention Time)の影響が現れる。
3. 虚構: DRAM KGDはパッケージ製品と同レベルの品質と信頼性が必要だ。
   真実:その実現にはコストがおよそ3倍、さらにパッケージ後のテストコストがいずれにせよ必要。民生品向けには要求できないだろう。
4. 虚構: DRAMに対するWBIT (Wafer Burn-　In Test)技術は様々な工夫で完成した。
   真実:確かに数ある報告がなされてはいるが、いずれも、商用ベースに乗る量産向けではない

　特に(2)については一番の課題であるとWorkshop会場の多くの賛同を受けていた。Nevill氏は「リペア工程は現状DRAMには必須である。これにより、ダイシング加工後の同社DRAMチップで約90%の収率を維持している」と語った。
　その他、DRAMに関しては、スタックパッケージング後のテストを不要とする手法の米Inapac Technologies社、選択的Burn-Inや低コストBurn-Inの開発を鍵とする米Secrest Research社や米Aehr Test System社、PiP (Package-in-Package)によるスタック技術で問題解決するという米STATS ChipPAC社、そしてメモリ向けWFP (Wafer-level Fabricated Package)を開発した韓国Samsung Electronics社等より報告が行なわれた。

　PiPは、事前にCSP化され、テストされたパッケージを積み重ねて標準のモールドパッケージとする方式だ。米STATS ChipPAC社CTOのMarcos Karnezos氏によれば「テスト済品をアセンブリするため最終収率は99.7%に達する」と言う。またパッケージ内部に電磁シールド機構を内装できることなどの利点を持ち、同氏および前述のVardaman氏は「同技術は米QUALCOMM社で認定され、現在JEDEC標準化のプロセスが進められている」と述べた。

米STATS ChipPAC社のPiP(Package-in-Package)の構造概念図(シールド機構の内装)

米STATS ChipPAC社のPiP(Package-in-Package)の構造概念図(断面)

・	ボトムモジュールは周囲に最小1mmの接続エリアが必要。
・	トップモジュールを標準パッケージにする。(JEDEC標準化)
・	外径寸法はJEDECのモールドBGA規格に準拠
	(現行は全高1.4mmパッケージに対応、1.2mm化を進めている。)

　WLPやSiP関連の報告の中で最後に注目を集めたのは独Infenion Technologies社のGeorg Meyer-Berg氏の報告で、民生価格帯の40Gbpsトランシーバモジュールを目指すという同社のプロジェクトX- IGA (Si-Interconnect Grid Array)が総括的に紹介された。

　X-IGAは、基本的にSi基板を用いたマルチチップWLP。フリップチップ実装されるベアダイをSi基板中央部に配置、ファンアウト再配線でペリフェラルなグリッドアレイを形成する。最もユニークな部分は、金属ランドやボール、バンプの代わりに形成される「ELASTEC」と呼ばれる構造で、エラストマ材料の突起上に金属のスパイラル構造が形成されている。

　同ELASTEC構造は、同社が独Siemens時代に構想され、このKGD Workshopでも3年ほど前に一部の発表があり、今回の報告には「ようやくここまで来たか」という感がある。その突起はシリコーン材料をステンシル印刷して形成、スパッタとメッキによりAu/Ni/Cu構成で再配線層と同時にスパイラル構造を形成する。ごく標準的なプロセスを使用し、これをウエハレベルで行なうことで低コスト化を図っている。

独Infineon社　「ELASTEC(R)」によるグリッドアレイ部分

独Infineon社　「ELASTEC(R)」の拡大写真

　同氏によると「弾力性のある大バンプとスパイラル金属による構造で、Si基板のWLPグリッドアレイでありながら、QFP並み実装信頼性を実現した」という。

　以上、KGD Packaging and Test Workshop内容の一部を紹介した。同Workshopの特長のひとつは、参加者の多くが滞在する開催ホテルで繰り広げられる毎晩遅くまでのネットワーキングやディスカッションと言えよう。そこでは、セッション時間では物足りなかった議論が再燃する。ダイプロダクトに関わる精鋭等が集うWorkshopならではであり、これにナパのワインが加勢する。 今年は日本からの参加者が比較的少なく、関連した発表は4件のみであった。ダイプロダクトの主要市場は、日本をはじめとするアジア地域である。そこから生まれ培われるアイデアと技術を、2005年もまた同時期、同場所で開催されるKGD Packaging and Test Workshopで紹介、アピールしてはいかがだろうか。

        URL ：http://www.napakgd.com

中島　和宏   (K-NETS コンサルティング社長)

電気通信大学（東京都 調布市）大学院材料科学専攻 修士課程 1985年修了
住友金属鉱山株式会社電子材料研究所入社以来、電子・光通信事業部門に17年間在籍
1993年から2001年まで米国nCHIP社・Flextronics社にて業務従事
光通信デバイス、半導体パッケージング部材、アセンブリ、基板実装技術の研究開発、事業化、およびマーケティング活動に従事
現在は独立、技術マーケティングおよびコンサルティングとして米国シリコンバレーにて活動中
これまで、大河内記念技術大賞、日経産業新聞優秀製品賞受賞
関連特許30件以上、学術論文・雑誌記事等執筆30件以上

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